基于兩次時間內(nèi)插的FPGA-TDC設(shè)計

摘要： 減少基于現(xiàn)場可編程門陣列實現(xiàn)的時間數(shù)字轉(zhuǎn)換器(FPGA-TDC)中延遲單元的延遲時間，可以提高TDC分辨率，但是需要構(gòu)建更長的抽頭延遲鏈，使延遲單元積累更多的非線性，導(dǎo)致系統(tǒng)線性度惡化。該文在粗計數(shù)與細(xì)計數(shù)結(jié)合架構(gòu)的基礎(chǔ)上，利用Xilinx Virtex UltraScale+FPGA平臺設(shè)計出一種基于兩次時間內(nèi)插的FPGA-TDC,并用于時間信號量化過程中的細(xì)計數(shù)階段。通過對...