面向卷積神經(jīng)網(wǎng)絡(luò)的高能效比特稀疏加速器設(shè)計

摘要： 為解決當(dāng)前比特稀疏架構(gòu)的性能瓶頸,提出高能效比特稀疏加速器設(shè)計.首先提出一種激活值編碼方法和相應(yīng)的電路來提高卷積神經(jīng)網(wǎng)絡(luò)的比特稀疏度,結(jié)合比特串行電路實時跳過激活值的零值比特來加速神經(jīng)網(wǎng)絡(luò)的計算;然后提出一種列共享同步機制,以解決比特稀疏架構(gòu)的同步問題,并在較小的面積和功耗開銷下大幅提高比特稀疏架構(gòu)的計算性能.在SMIC40 nm工藝和1 GHz頻率下,評估不同的比特稀疏架構(gòu)在...