IC設(shè)計(jì)

　　基本概念

　　IC設(shè)計(jì)涉及硬件軟件兩方面專(zhuān)業(yè)知識(shí)。硬件包括數(shù)字邏輯電路的原理和應(yīng)用、模擬電路、高頻電路等。軟件包括基礎(chǔ)的數(shù)字邏輯描述語(yǔ)言，如VHDL等，微機(jī)匯編語(yǔ)言及C語(yǔ)言。作為初學(xué)者，需要了解IC設(shè)計(jì)的基本流程：基本清楚系統(tǒng)、前端、后端設(shè)計(jì)和驗(yàn)證的過(guò)程，IC設(shè)計(jì)同半導(dǎo)體物理、通信或多媒體系統(tǒng)設(shè)計(jì)之間的關(guān)系，了解數(shù)字電路、混合信號(hào)的基本設(shè)計(jì)過(guò)程。

　　IC設(shè)計(jì)是將系統(tǒng)、邏輯與性能的設(shè)計(jì)要求轉(zhuǎn)化為具體的物理版圖的過(guò)程，也是一個(gè)把產(chǎn)品從抽象的過(guò)程一步步具體化、直至最終物理實(shí)現(xiàn)的過(guò)程。為了完成這一過(guò)程，人們研究出了層次化和結(jié)構(gòu)化的設(shè)計(jì)方法：層次化的設(shè)計(jì)方法能使復(fù)雜的系統(tǒng)簡(jiǎn)化，并能在不同的設(shè)計(jì)層次及時(shí)發(fā)現(xiàn)錯(cuò)誤并加以糾正；結(jié)構(gòu)化的設(shè)計(jì)方法是把復(fù)雜抽象的系統(tǒng)劃分成一些可操作的模塊，允許多個(gè)設(shè)計(jì)者同時(shí)設(shè)計(jì)，而且某些子模塊的資源可以共享。

　　IC設(shè)計(jì)簡(jiǎn)單的說(shuō)就是硬件電路設(shè)計(jì)。設(shè)計(jì)者根據(jù)設(shè)計(jì)要求，提出設(shè)計(jì)構(gòu)思，并將這個(gè)構(gòu)思逐步細(xì)化，直到具體代碼實(shí)現(xiàn)；在由代碼綜合出門(mén)及網(wǎng)表，生成版圖，最終制成產(chǎn)品的過(guò)程。在IC產(chǎn)品的設(shè)計(jì)中，好的設(shè)計(jì)思想價(jià)值千金，當(dāng)然，有了好的設(shè)計(jì)思想之后，也需要高水平的設(shè)計(jì)技能來(lái)實(shí)現(xiàn)。

　　集成電路設(shè)計(jì)流程

　　集成電路設(shè)計(jì)的流程一般先要進(jìn)行軟硬件劃分，將設(shè)計(jì)基本分為兩部分：芯片硬件設(shè)計(jì)和軟件協(xié)同設(shè)計(jì)。

        芯片硬件設(shè)計(jì)包括：

　　1．功能設(shè)計(jì)階段。

　　設(shè)計(jì)人員產(chǎn)品的應(yīng)用場(chǎng)合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來(lái)電路設(shè)計(jì)時(shí)的依據(jù)。更可進(jìn)一步規(guī)劃軟件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內(nèi)，哪些功能可以設(shè)計(jì)在電路板上。

　　2．設(shè)計(jì)描述和行為級(jí)驗(yàn)證

　　供能設(shè)計(jì)完成后，可以依據(jù)功能將SOC 劃分為若干功能模塊，并決定實(shí)現(xiàn)這些功能將要使用的IP 核。此階段將接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互動(dòng)的訊號(hào)，及未來(lái)產(chǎn)品的可靠性。

　　決定模塊之后，可以用VHDL 或Verilog 等硬件描述語(yǔ)言實(shí)現(xiàn)各模塊的設(shè)計(jì)。接著，利用VHDL 或Verilog 的電路仿真器，對(duì)設(shè)計(jì)進(jìn)行功能驗(yàn)證（function simulation，或行為驗(yàn)證 behavioral simulation）。

　　注意，這種功能仿真沒(méi)有考慮電路實(shí)際的延遲，但無(wú)法獲得精確的結(jié)果。

　　3．邏輯綜合

　　確定設(shè)計(jì)描述正確后，可以使用邏輯綜合工具（synthesizer）進(jìn)行綜合。

　　綜合過(guò)程中，需要選擇適當(dāng)?shù)倪壿嬈骷?kù)（logic cell library），作為合成邏輯電路時(shí)的參考依據(jù)。

　　硬件語(yǔ)言設(shè)計(jì)描述文件的編寫(xiě)風(fēng)格是決定綜合工具執(zhí)行效率的一個(gè)重要因素。事實(shí)上，綜合工具支持的HDL 語(yǔ)法均是有限的，一些過(guò)于抽象的語(yǔ)法只適于作為系統(tǒng)評(píng)估時(shí)的仿真模型，而不能被綜合工具接受。

　　邏輯綜合得到門(mén)級(jí)網(wǎng)表。

　　4．門(mén)級(jí)驗(yàn)證（Gate-Level Netlist Verification）

　　門(mén)級(jí)功能驗(yàn)證是寄存器傳輸級(jí)驗(yàn)證。主要的工作是要確認(rèn)經(jīng)綜合后的電路是否符合功能需求，該工作一般利用門(mén)電路級(jí)驗(yàn)證工具完成。

　　注意，此階段仿真需要考慮門(mén)電路的延遲。

　　5．布局和布線

　　布局指將設(shè)計(jì)好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。

　　注意，各模塊之間的連線通常比較長(zhǎng)，因此，產(chǎn)生的延遲會(huì)嚴(yán)重影響SOC的性能，尤其在0.25 微米制程以上，這種現(xiàn)象更為顯著。

　　目前，這一個(gè)行業(yè)仍然是中國(guó)的空缺，開(kāi)設(shè)集成電路設(shè)計(jì)與集成系統(tǒng)專(zhuān)業(yè)的大學(xué)還比較少，其中師資較好的學(xué)校有 上海交通大學(xué)，哈爾濱工業(yè)大學(xué)，黑龍江大學(xué)、東南大學(xué)，西安電子科技大學(xué)，電子科技大學(xué)，哈爾濱理工大學(xué)，復(fù)旦大學(xué)，華東師范大學(xué)等。

　　這個(gè)領(lǐng)域已經(jīng)逐漸飽和，越來(lái)越有趨勢(shì)走上當(dāng)年軟件行業(yè)的道路。

　　模擬集成電路設(shè)計(jì)的一般過(guò)程：

　　1.電路設(shè)計(jì)

　　依據(jù)電路功能完成電路的設(shè)計(jì)。

　　2.前仿真

　　電路功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數(shù)的仿真。

　　3.版圖設(shè)計(jì)（Layout）

　　依據(jù)所設(shè)計(jì)的電路畫(huà)版圖。一般使用Cadence軟件。

　　4.后仿真

　　對(duì)所畫(huà)的版圖進(jìn)行仿真，并與前仿真比較，若達(dá)不到要求需修改或重新設(shè)計(jì)版圖。

　　5.后續(xù)處理

　　將版圖文件生成GDSII文件交予Foundry流片。